TWÓJ KOSZYK

Koszyk jest pusty
 
ksiazka tytuł: CENTRUM KSZTAŁCENIA PRAKTYCZNEGO autor: HALINA MADEJ
DOSTAWA WYŁĄCZNIE NA TERYTORIUM POLSKI

FORMY I KOSZTY DOSTAWY
  • 0,00 zł
  • Od 11,00 zł
  • 15,50 zł
  • 0,00 zł
  • Od 9,90 zł
  • Od 11,00 zł

CENTRUM KSZTAŁCENIA PRAKTYCZNEGO

Wersja papierowa
Autor: HALINA MADEJ
Wydawnictwo: CENTRUM KSZTAŁCENIA PRAKTYCZNEGO
ISBN: 83-87766-80-1
Liczba stron: 160
Oprawa: Miękka
Wydanie: 2008 r.
Język: polski

Dostępność: dostępny
28,30 zł 25,50 zł

Procesor Pentium, wprowadzony na rynek przez firmę Intel w roku 1993, jest kolejnym przedstawicielem rodziny 80x86, a konkretnie jest następcą mikroprocesora 80486.
Podobnie jak we wcześniejszych wersjach procesorów intelowskich, nowy procesor posiadając wiele cech swoich poprzedników, zawiera również kilka nowych, charakteryzujących go elementów.

SPIS TREŚCI

Spis rysunków
Spis tabel
1. Podstawowe cechy procesora Pentium
2. Schemat blokowy
3. Jednostka sterowania magistralami
3.1. Budowa jednostki sterowania magistralami
3.2. Magistrala danych
3.3. Magistrala adresowa
3.4. Magistrala sterująca
4. Jednostka zmiennoprzecinkowa FPU
5. Rejestry procesora
5.1. Podział rejestrów
5.2. Znaczenie wybranych bitów i rejestrów
6. Tryby pracy procesora
7. Cykle magistrali
7.1. Cykl przesłania seryjnego
7.2. Cykl przesłania pojedynczego
7.3. Cykl specjalny
7.4. Takty cyklu magistrali
8. Praca potokowa
8.1. Fazy wykonania rozkazu
8.2. Zasady potokowej realizacji instrukcji
9. Realizacja rozgałęzień
10. Przerwania
10.1. Wejścia sygnałów przerwań
10.2. Tablica wektorów przerwań
11. Pamięć CACHE
11.1. Pojęcie trafienia i chybienia
11.2. Architektura systemu z pamięcią cache
11.3. Dwupoziomowa pamięć cache w procesorze Pentium
11.4. Organizacja pamięci cache
11.4.1. Organizacja pamięci data cache
11.4.2. Organizacja pamięci code cache
11.5. Zgodność pamięci cache
11.6. Protokół MESI
12. Zasady adresowania w trybie rzeczywistym i wirtualnym
12.1. Generacja adresu fizycznego w trybie rzeczywistym
12.2. Generacja adresu fizycznego w trybie wirtualnym
12.2.1. Rejestry wykorzystywane w procesie translacji adresu w mechanizmie
segmentacji
12.2.2. Translacja adresu logicznego na adres rzeczywisty
12.2.3. Zasady współpracy między pamięcią rzeczywistą i zewnętrzną przy przesyłaniu segmentów
12.2.4. Mechanizmy ochrony
12.3. Stronicowanie
12.3.1. Translacja adresu w mechanizmie stronicowania
12.3.2. Elementy katalogu tablic stron i tablic stron
12.3.3. Bufory TLB
12.3.4. 4-MB rozszerzenie rozmiaru stron
12.3.5. Nowe bity w rejestrze CR4
13. Praca dwuprocesorowa
13.1. Zasada współpracy procesorów w systemie dwuprocesorowym.
13.2. Sterownik przerwań w układach dwuprocesorowych
14. Sterowanie poborem mocy
14.1. System zarządzania poborem mocy SMM
14.2. Wstrzymanie zegara procesora przez uaktywnienie
14.3. Auto-HALT
15. Pentium Pro
15.1. Nowe elementy w procesorze Pentium Pro
15.2. Architektura CISC i RISC
15.3. Podstawowe elementy procesora Pentium Pro
15.4. Dynamiczna realizacja instrukcji
16. Przegląd procesorów Pentium
16.1. Pentium MMX
16.2. Pentium II
16.3. Pentium III
16.4. Pentium Itanium
17. Pentium 4
17.1. Architektura procesora Pentium 4
17.2. Pamięć cache
17.3. Organizacja pamięci cache
18. Technologia wielowątkowości HT
18.1. Stany procesora z technologią HT
18.2. Rozpoznawanie technologii HT
18.3. Zasady pobierania i dekodowania instrukcji w technologii HT
19. Dalszy rozwój procesorów Pentium 4
19.1. Pentium M
19.2. Technologia Intel Centrino
19.3. Xeon
19.4. Intel Core
19.4.1 Intel Core 2 Duo
19.4.2 Intel Core 2 Quad
19.5. Intel Penryn - następca Core 2 Duo/Quad
19.6. Wykorzystanie wielordzeniowości
Literatura

 

Newsletter

Newsletter
Zapisz Wypisz

Klikając "Zapisz" zgadzasz się na przesyłanie na udostępniony adres e-mail informacji handlowych, tj. zwłaszcza o ofertach, promocjach w formie dedykowanego newslettera.

Płatności

Kanały płatności

Księgarnia Internetowa EKONOMICZNA akceptuje płatności:

  • płatność elektroniczna eCard (karta płatnicza, ePrzelew)
  • za pobraniem - przy odbiorze przesyłki należność pobiera listonosz lub kurier